반도체 후공정 패키지 기술의 이해(SoC, SiP, FOWLP, PLP)

우리나라 대표 산업으로 자리매김하고 있는 반도체 산업에 대해서 알아보자. 특히 웨이퍼 단위에서 이어지는 전공정과 칩이 완료된 후에 이뤄지는 후공정 패키지 분야에 대해서 알아보자.

반도체를 공부해야 하는 이유

금리 인상이나 우크라이나 사태 등 외부적인 요인으로 주식 자산 자체의 매력도가 낮아진 문제도 있겠지만, 그럼에도 반도체를 공부해야 하는 이유는 우리 증시에 삼성전자와 SK하이닉스라는 글로벌 파운드리 기업에서 파생된 다양한 반도체 소부장 기업들이 존재하기 때문이다. 반도체 8대 공정 반도체는 전기로 동작하는 모든 디바이스에 필요한 핵심 부품으로 반도체가 만들어지는 과정을 8단계로 나눠서 반도체 8대 공정이라고 한다. 가장 먼저 모래에서 도체와 부도체의 중간 물질인 실리콘을 커다란 원형 기둥 형태로 뽑아낸다. 잉곳이라고 하는 이 원형 기둥을 얇게 잘라내면 이 반도체의 밑거름이 되는 실리콘 웨이퍼가 완성된다. 이 웨이퍼의 SiO2라는 산화막을 형성해서 보호막을 만들어 주는데 이를 산화 공정이라고 한다. 그리고 본격적으로 나노 단위의 미세 회로를 그려내는 작업을 하는데 이 빛의 투과 원리를 이용한 사진 인화방식과 닮아있다고 해서 이 과정을 포토 공정 혹은 노광 공정이라고 한다. 식각 공정에서는 포토 공정에서 형성된 감광액 부분은 남겨두고 나머지 부분을 부식시켜 없애줌으로써 회로를 형성하는데 다음으로 회로 간의 연결 구분 보호 역할을 하는 박막 형성과 반도체가 전기적 특성을 갖도록 하는 증착 이온주입 공정이 진행되고 전기 신호가 잘 전달되도록 금속 배선 공정을 거치면 웨이퍼 위에 칩이 만들어진다. 이후 전기적 특성을 테스트하는 EDS공정을 거쳐 개별 칩 단위로 절단하고 패키징하면 메인보드 등에 실장 할 수 있는 모습으로 반도체 칩이 완성된다. 반도체 8대 공정 중 웨이퍼 단위에서 진행되는 과정을 전공정 이후공정을 후공정이라고 한다.

전공정 미세화 한계

지금까지 반도체 성능 향상을 위해서 전공정인 포토 공정을 10나노 이하까지 미세화하는 노력을 하고 있는데요. 현재 10 나노 이하의 회로를 구현하기 위해서는 장비 1대에 2000억씩 하는 EUV 장비로만 가능한 상황이다. 네덜란드의 ASML이란 기업만 유일하게 장비를 만들 수 있고 이 제작 자체가 매우 까다롭기 때문에 돈을 아무리 줘도 구하기가 어렵다는 이야기가 나오고 있다. 미세화 공정은 물리적 크기를 작게 만들어 줄 뿐만 아니라 소비 전력도 감소시켜 주기 때문에 반도체 성능 향상을 위해 포기할 수 없는 영역이다. 업계에서는 7 나노를 넘어 3 나노 이하로 낮아지다 보면 더 이상의 미세화가 어려워질 것이라는 전망이 있다. 뿐만 아니라 미세화를 통해서 작은 공간에 많은 트랜지스터를 넣을 수 있게 됐는데 이러한 조합의 싱글 코어 성능이 한계를 드러내면서 공정 미세화에 비례해서 성능이 향상되지 않는 모습을 보이는 것이다. 그래서 듀얼 코어, 쿼드 코어라고 부르며 여러 개의 CPU를 하나로 묶어서 만들어 내는 방법으로 발전하고 있다. 인텔이 파운드리 사업을 접는다고 했다가 다시 재진출을 선언하며 갈등하는 이유도 바로 이 때문이다.

후공정 패키지 역할의 중요성 증가

반도체 업계의 움직임에서 알 수 있듯이 전공장의 미세화뿐만 아니라 후공정 반도체 패키징의 역할도 중요해지고 있다. 패키징은 (1) 진동이나 먼지 습기 등 외부 충격으로부터 반도체 칩을 보호하고 (2) 내부에서 발생되는 열을 방출해 주는 역할을 한다. (3) 반도체 칩에 전원을 공급하고 다른 주변 기기들과 데이터 신호를 주고받으며 동작할 수 있도록 하는 것이 가장 중요하다. 대만의 파운드리 기업 TSMC는 FOWLP라는 패키징 기술 양산에 성공하며 기존의 삼성과 나눠가지던 애플 반도체 파운드리 물량을 독점하기 시작했다. 2016년 아이폰7 기종에 탑재된 A10 칩을 시작으로 애플의 모든 반도체 제조를 담당하며 글로벌 파운드리 1위 기업으로 올라섰다. 과거에는 전공정 단계의 미세화 작업만으로도 드라마틱한 성능 향상을 보여줬기 때문에 대단한 기술이 필요하지 않았던 후공장의 테스트와 패키징은 OSAT라고 하는 기업들로 외주화 해서 진행했다. 근데 최근에는 고난도 패키징 기술이 요구되면서 파운드리 기업들이 이를 내재화하는 모습을 보이고 있다. SiC & SoC 스마트폰과 태블릿 등 모바일 디바이스 종류가 늘어나고 사물 인터넷이 발전하면서 Formfactor(폼팩터)도 다양해지고 있다. 자연스럽게 반도체 칩 패키지의 요구사항은 증가하게 되었고 이 다양한 설루션이 등장하게 되었다. 패키지는 하나의 칩으로 구성된 SoC와 여러 개의 칩으로 묶은 SiP로 나눌 수 있다. SoC는 System on Chip의 약자로 PC를 구성하는 중요 부품인 CPU, GPU 메모리 등을 하나의 칩 형태로 묶은 것이다. 아이폰 12 모델에 탑재된 AP칩을 뜯어보면 4개의 DDR 메모리뿐만 아니라 시스템 캐시 메모리, CPU, GPU, NPU 등이 하나의 칩으로 구성되어 있는 것을 볼 수 있다. 단일 실리콘칩과 함께 만들어지기 때문에 PCB를 거쳐서 연결되던 과거에 비해서 상호 간의 연결성이 좋아짐과 동시에 데이터 처리 속도가 빨라지고 전력 효율도 개선되는 것이다. SoC는 주로 작은 사이즈와 높은 성능을 필요로 하는 모바일 AP에 많이 사용된다. 최근 애플은 SoC 기술을 적용한 M1칩을 개발했고 노트북 라인업에 적용함으로써 획기적인 성능 향상을 보여주고 있다. 그리고 SiP는 System in Package의 약자로 SoC 로직 반도체 외에 전력을 공급하는 PMIC나 무선 통신을 위한 RF, 디스플레이, 터치센서, 카메라, 오디오 등과 같은 인풋, 아웃풋 단자를 연결해 주는 모든 시스템의 패키지를 의미한다. 애플와치 6의 SiP 칩을 보면 여러 SoC와 NFC, PMU, 플래시 메모리 등이 조합되어 있는 것을 볼 수 있다. 여러 칩들을 패키지로 조합하지 않고 SoC 방식으로 하나의 칩을 만들면 되지 않나 생각하겠지만 무선 통신을 담당하는 RF 등은 열이 많이 발생될 뿐만 아니라 다른 전기 신호의 간섭을 막아주는 차폐막이 필수적이기 때문에 하나의 웨이퍼칩으로 함께 구현하는 것이 불가능하다. 그리고 여기 탑재된 전력 반도체나 플래시 메모리 등은 이렇게 개별 제작돼서 조합되면 다른 브랜드 제품들에도 활용될 수 있는데 SoC로 통합해 버리면 확장성이 떨어지고 수율도 급격하게 저하되는 문제가 발생할 것이다.

패키징 기술의 발전

패키징 기술이 어떻게 발전되고 있는지 알아보자. (1) Mechanical Leadframe 첫 번째는 지네 모양의 Mechanical Leadframe 방식이 있다. 모바일이나 PC 등 고스펙 전자제품에는 사용되고 있지 않지만 자동차나 저가의 가전제품 등에 많이 사용되고 있다. (2) Substrate-based Organic&Ceramic 두 번째로 모바일 AP 형태의 반도체다. 기존의 리드프레임 방식에서 Substrate 반도체 기판에 PCB와 같은 회로를 그려주는 것이다. 과거의 전통적인 패키지는 웨이퍼에 제작된 칩을 잘라낸 뒤 개별 단위로 패키징하는 것이었다. 웨이퍼에서 칩을 잘라내는 과정을 소잉 혹은 다이싱이라고 하는데 칩을 잘라낸 뒤 개별 패키징을 하다 보니 시간과 비용이 많이 들어갔고 좀 더 효율적인 방법을 고민하게 되었다. 웨이퍼 상태에서 일괄 패키징을 완료하고 개별 단위로 잘라내는 웨이퍼 레벨 패키지 기술이 개발된 것이다. 이와 함께 본딩 방식에서도 큰 변화가 있었다. 웨이퍼 레벨에서 패키징이 이루어지다 보니까 메인보드 같은 PCB 기판과 부착되는 면이 위를 향하도록 하고 솔더 범핑을 하는 것이다. 다이싱을 완료하고 범핑면이 다시 아래의 기판과 연결될 수 있도록 칩을 뒤집는다고 해서 플립 칩 본딩이라고 한다. 삼성전기의 반도체 기판 제품 중에서 FCCSP에서 잘 설명해 주고 있다. FC는 플립 칩을 의미하고 뒤에 CSP는 칩 스케일 패키지 라고 해서 칩 사이즈보다 10 ~ 20% 이상 커지지 않는 패키징을 의미한다. 웨이퍼 레벨 패키징에 의한 제품임을 유추할 수 있다. 하지만 WLP 방식에도 한계가 드러나기 시작했다. 미세화 공정으로 칩 사이즈는 작아지며 인풋, 아웃풋 단자 영역은 줄어드는데 무선 송수신 신호나 센서 등은 늘어나며 처리해야 되는 데이터가 증가했기 때문이다. 그러면서 등장한 방식이 바로 FOWLP(Fan Out Wafer Level Package)이다. 반도체 칩 간의 간격을 넓혀서 재배열한 뒤 웨이퍼 레벨 패키징을 진행하기 때문에 실제 칩 사이즈보다 넓은 IO 단자 영역을 확보할 수 있는 장점이 있다. TSMC는 2016년 FOWLP 기술 양산에 성공하면서 삼성과 나눠 갔던 물량을 모두 독점할 수 있었다. 이렇게 크게 패키징 할 거면 칩을 뭐 하러 미세화해서 만드나 싶은 생각이 들 수 있겠지만 이 당시에 A10 칩을 살펴보면 충분히 납득된다. A10칩은 AP칩 패키지 위에 D램 메모리를 올림으로써 하나로 패키징했다. 미세화된 칩의 두께는 워낙 얇아서 POP(Package On Package)를 구현하더라도 두께는 0.5 미리 정도밖에 늘어나지 않았다. 가로세로 4미리의 사이즈 확대 덕분에 메모리를 실장 하는 별도의 영역을 없애버릴 수 있었고, AP칩과 메모리의 신호 간격이 줄어들어 처리 속도는 더욱 빨라진 것이다. 이후 FOWLP와 FOPLP가 등장하게 된다. 칩을 재배열하는 금속판을 실리콘 베이스의 웨이퍼가 아니라 PCB 속성의 패널 레벨에서 패키징 하는 것이다. 사각 프레임의 패널 특성상 실장 할 수 있는 칩의 개수가 많아지기 때문에 수율이 높아져서 원가 절감 효과가 있다. 반대로 패널 소재 특성상 패키징 시 온도 차 이슈로 부피 팽창 등의 어려움이 발생된다는 의견도 있다. 삼성에서는 갤럭시 워치에 탑재된 엑시노스 9110 칩에 FOPLP 기술이 적용되었다.

차세대 패키지 기술

TSMC의 FOWLP가 혁신적인 패키징 기술로 평가받을 수 있었던 것은 팬아웃이라는 방법론보다는 얇게 쌓아 올림으로써 칩 간격과 면적을 좁혀줬다는 것에 의미가 있다. 신호거리를 단축시켜 줌으로써 전력 소비량은 줄이고 처리 속도는 더욱 빨라지며 성능 향상을 이뤄낸 것이다. 최근 반도체 업계에서는 팬 아웃 외에 칩간 거리를 좁혀줄 수 있는 2.5D 혹은 3D 패키징 방법들을 개발하고 있다. PCB 수준까지 올라왔던 반도체 기판은 급기야 실리콘 인터포저 기술을 통해 반도체 회로 수준까지 진화되었고 이 동일한 기판 위에 병렬로 연결된 칩 간 신호 연결을 더욱 빠르게 만들어 줬다. 팬 아웃이 아니라도 칩을 수직으로 쌓고 빠르게 통신할 수 있도록 기판 자체에 TSV라는 실리콘 구멍을 뚫어줌으로써 완벽한 3D 패키징이라고 할 수 있는 직렬연결도 가능하게 되었다.

Summary

반도체 패키지 분야는 전공정 미세화에 발맞춰 더 높은 성능 향상을 이뤄내고 있다. 2.5D 또는 3D 같은 최신 패키징 기술이 없는 기업은 살아남을 수 없겠다고 생각하겠지만 하나의 전자제품에는 수많은 반도체가 탑재 되기 때문에 성능보다는 저렴한 가격이 더 중요한 칩들도 많이 존재한다. 작년부터 품귀 현상을 겪고 있는 차량용 반도체의 경우 2년 전까지도 리드 프레임 패키지 칩이 주로 사용됐음을 알 수 있다. 이제 전기차의 자율 주행이 본격화되면서 10여 년 전 CPU, GPU에 적용됐던 플립 칩 볼 그리드 어레이 패키징이 늘어나고 있음을 확인할 수 있다. 과거 하이앤드 패키지 기술을 적용하는 분야가 다양해지고 대중화되면서 시장 확대로 이어질 것이다. 종목 선별만 잘해 준다면 국내 OSAT 기업 중 좋은 투자 기회가 존재할 것 같다.